فى حد ممكن يساعدنى فى التصميم ده فى ال vhdl ?
design acounter using finite state machine
count odd numbers every 2 clocks
stopped by the hardware
عرض للطباعة
فى حد ممكن يساعدنى فى التصميم ده فى ال vhdl ?
design acounter using finite state machine
count odd numbers every 2 clocks
stopped by the hardware