النتائج 1 إلى 2 من 2

الموضوع: مساعدة فى مشروع verilog

  1. #1
    عضوية جديدة
    تاريخ التسجيل
    Mar 2008
    المشاركات
    11
    معدل تقييم المستوى
    0

    مساعدة فى مشروع verilog



    السلام عليكم اخوانى
    اريد مساعدة فى هذا الكود بلغة
    verilog
    VERILOG CODE FOR UNIVERSAL REGISTER
    It has 5 inputs: clk, data_in , control, data_sh_r and data_sh_l. The first input, clk, is the clock input where any new operation takes place at the rising edge of this clock signal. The second input, data_in, is an 8 bit input used to load a new data into our register. The third input, control, is a 3 bit input to determine which operation of the eight operations to be performed. The last two inputs, data_sh_r and data_sh_l, each is a 1 bit input used as a shift-in bit when shifting right or left respectively. The Register has two outputs. The first output is 8 bit representing the output data from the register, while the second output is a single bit which is ‘1’ when the output of the register is “00000000” and is ‘0’ otherwise.

  2. #2
    عضو
    تاريخ التسجيل
    Sep 2005
    المشاركات
    47
    معدل تقييم المستوى
    0

    رد: مساعدة فى مشروع verilog



    السلام عليكم...

    متى مطلوب منك هذا المشروع؟

المواضيع المتشابهه

  1. مساعدة في مشروع التخرج
    بواسطة hoda_krakech في المنتدى الأرشيف
    مشاركات: 0
    آخر مشاركة: 23-04-2012, 23:30
  2. مساعدة في مشروع التخرج
    بواسطة tomouh في المنتدى الأرشيف
    مشاركات: 0
    آخر مشاركة: 17-02-2012, 02:22
  3. مساعدة حول فكرة عمل مشروع
    بواسطة mhdalaa في المنتدى الأرشيف
    مشاركات: 0
    آخر مشاركة: 06-02-2012, 03:41
  4. مساعدة في مشروع التخرج
    بواسطة sssssss في المنتدى الأرشيف
    مشاركات: 5
    آخر مشاركة: 19-07-2007, 13:35
  5. مساعدة في مشروع تخرج
    بواسطة abu7maid2005 في المنتدى الأرشيف
    مشاركات: 0
    آخر مشاركة: 16-07-2007, 18:54

المفضلات

ضوابط المشاركة

  • لا تستطيع إضافة مواضيع جديدة
  • لا تستطيع الرد على المواضيع
  • لا تستطيع إرفاق ملفات
  • لا تستطيع تعديل مشاركاتك
  •