[نقاش]سؤال يحوم في رأسي حول ال Bulldozer

[شلاع العتر]

هذا في المعالجات الرسومية فقط ، ولا توجد حاجة لهذا في المعالجات المركزية ، بسبب وجود وحدات مخصصة للأرقام الصحيحة ، سواء الفردية Scalar أو المتعددة SIMD .

هل هذا ينفي وجود الامكانية ؟

[Hameedo]

جميل جدا وتفكير مُبدع ...
رغم ان الامر (3 مسارات / وحدة) ممكن ولكنني أستبعد ذلك لعدة اسباب ان AMD لم تذكر ذلك نهائيا ... أن انتل لم تفعلها من قبل أن وحدة FPU هي في الحقيقة وحدة واحدة (256) ولكن يمكن ان تُقسم إلى قسمين (2*12 ... أيضا ان المسارات (التي سيتعرف عليها نظام التشغيل) يُفترض ان تكون متماثلة فصعب ان نجد مسارات للأرقام الصحيحة ومسارات للأرقام العشرية ...

لتلخيص القصة ، فانه و بشكل عام ، فان المسار الواحد يقصد به عادة (أرقام صحيحة + عائمة ) .

AMD تدعي أن وجود وحدة أرقام صحيحة زائدة ، بالاضافة الي وحدة أرقام عائمة قابلة للقسمة سيمكنها من التعامل مع مسارين كاملين بواقع عمليتين أرقام صحيحة + عمليتين أرقام عائمة .

يمكن تكسير المسار الواحد الي مسارات أصغر (مسار للأرقام الصحيحة ، وآخر للعائمة) ، ويتطلب هذا وحدتين للتحكم (للترجمة والتوزيع Decode & Dispatch) ، كما في تقنية HyperThreading (المسارات الفائقة) من .Intel

هل هذا ينفي وجود الامكانية ؟

نعم .

[شلاع العتر]

إذن فحسب مشاركة الاخ محمد السابقة اميل للجزم أن ال 3 مسارات/وحدة .. لن تكون .

[CR@N$H]

عمليا Dispatch تعني التوزيع أيضا ، مثل Schedule تماما .
يتوقف هذا علي مصطلحات كل شركة ، وأعني المصطلحات التجارية والتي تخالف الواقع في كثير من الأحيان .
علي سبيل المثال ، أي شريحة عرض من Intel ستخبرك عن وجود موزع لوحدة الأرقام الصحيحة ، وآخر للعائمة ، في حين أنهما موزع واحد في النهاية ، لكن دعنا من المسميات ، دعنا نذكر أن وحدة (Module) من AMD تزيد عن نواة (Core) من Intel بوحدة توزيع اضافية .
اقتباس:

أكاد أقرر أن أبتعد عن ذكر أي مصطلح باللغة العربية بسبب هذه الأمور
على كل حال مازال هناك العديد من الحروف التي تحتاج إلى نقط كي تتوضح ال Bulldozer بشكل كامل
======================================

هذا في المعالجات الرسومية فقط ، ولا توجد حاجة لهذا في المعالجات المركزية ، بسبب وجود وحدات مخصصة للأرقام الصحيحة ، سواء الفردية Scalar أو المتعددة SIMD .

ولكن حسبما فهمت منك حينها أن الميزة في تشكيل الرقم في الفاصلة العائمة و ليس في وحدات الSIMD نفسها لذلك ألا يجب أن يكون هناك إمكانية لذلك في حال رغبت الشركة تضمينها
======================================
هناك امر اخر في رأسي على فرض أن لدي أربع عمليات كالتالي
A+B=C
D+E=F
G+H=T
L+M=P
و على فرض أن كل من A,B,D,E اعداد صحيحة و أن G,H,L,M أعداد فاصلة عائمة
هل ممكن ان تتم هذه العمليات في نفس اللحظة على موديول واحد؟
==============================
حسب المتوفر حاليا ففي حال تم تشغيل مسارين على ال Bulldozer فسيتم تمريرها على موديول واحد فقط و ليس على اثنين و ذلك للتوفير الطاقة على حساب الأداء

[Hameedo]

ولكن حسبما فهمت منك حينها أن الميزة في تشكيل الرقم في الفاصلة العائمة و ليس في وحدات الSIMD نفسها لذلك ألا يجب أن يكون هناك إمكانية لذلك في حال رغبت الشركة تضمينها

هذا هو بيت القصيد .. فكما تعلم يا صديقي ، لا يوجد شئ مجاني تماما في عالم الحاسوب ، والذي يحدث في المعالجات الرسومية أن وحدة الأرقام العائمة التي بعرض 32 بت ، تتحول الي عرض 24 بت لمعالجة الأرقام الصحيحة ، وهذا تقليل في دقة الحسابات ، وهو أمر يمكن التغاضي عنه مع البيانات الرسومية بسبب طبيعتها الخاصة ، لكن لا يمكن التغاضي عنه في البيانات العامة ، ومع المعالجات المركزية ، والتي تتميز بقدرتها علي التعامل مع عرض بيانات أكبر لكل وحدات المعالجة .

لهذا لا توجد فائدة حقيقة من دمج الأرقام الصحيحة مع العائمة في واحدة واحدة في المعالجات المركزية ، فبالاضافة الي مسألة عرض البيانات ،فان هذا علي الأغلب يزيد من عدد الوصلات الذاهبة الي وحدة الأرقام العائمة ، بسبب زيادة تعقيد توزيع التعليمات لها ، وزيادة تعقيد التوزيع أصلا أمر غير مرغوب فيه ، فالمعالج المركزي يحاول جعل المعالجة دائما في أبسط حالاتها وأكثر مباشرة .

و على فرض أن كل من A,B,D,E اعداد صحيحة و أن G,H,L,M أعداد فاصلة عائمة
هل ممكن ان تتم هذه العمليات في نفس اللحظة على موديول واحد؟

بفرض أن ما تحدثت عنه AMD صحيح ، فالاجابة هي نعم ..

[CR@N$H]

هذا هو بيت القصيد .. فكما تعلم يا صديقي ، لا يوجد شئ مجاني تماما في عالم الحاسوب ، والذي يحدث في المعالجات الرسومية أن وحدة الأرقام العائمة التي بعرض 32 بت ، تتحول الي عرض 24 بت لمعالجة الأرقام الصحيحة ، وهذا تقليل في دقة الحسابات ، وهو أمر يمكن التغاضي عنه مع البيانات الرسومية بسبب طبيعتها الخاصة ، لكن لا يمكن التغاضي عنه في البيانات العامة ، ومع المعالجات المركزية ، والتي تتميز بقدرتها علي التعامل مع عرض بيانات أكبر لكل وحدات المعالجة .

لهذا لا توجد فائدة حقيقة من دمج الأرقام الصحيحة مع العائمة في واحدة واحدة في المعالجات المركزية ، فبالاضافة الي مسألة عرض البيانات ،فان هذا علي الأغلب يزيد من عدد الوصلات الذاهبة الي وحدة الأرقام العائمة ، بسبب زيادة تعقيد توزيع التعليمات لها ، وزيادة تعقيد التوزيع أصلا أمر غير مرغوب فيه ، فالمعالج المركزي يحاول جعل المعالجة دائما في أبسط حالاتها وأكثر مباشرة .

وصلت الفكرة و أنا معك تماما
ولكن لا أتوقع أن الدقة ستقل بشكل كبير و خصوصا أننا نتحدث عن اعداد بطول 128بت و يكفينا ان يكون طول الأعداد الصحيحة فيه بطول 64بت "وهي أكثر من ذلك حسب معلوماتي"
ألن يكون الأمر مفيد و كل ما سيتطلبه الأمر حسب رأيي المتواضع و البسيط إضافة بضع من التعليمات التي ستهمل بقية الناتج "وهذا سهل جدا"

بفرض أن ما تحدثت عنه AMD صحيح ، فالاجابة هي نعم ..

هذا يعني أننا نستطيع تشغيل مسارين بشكل كامل على الموديول الواحد ولكن بأداء أقل كما قالت AMD مما ينفي فكرة أن الموديول لا يقارن بالنواتين

[الخلف]

عندما تتحدث عن مسارات المعالج ككل، أي عدد الأنوية التي يراها النظام، فإن وحدة Bulldozer ستبدو وكأنها معالج ثنائي النّوى... وفقط رغم أنها تستطيع معالجة 4 مسارات في نفس الوقت ( مسارين أرقام صحيحة ومسارين فاصلة عائمة ) ولكن لا تزال ستبدو للنظام على أنها معالجين فقط

نفس الأمر ينطبق على المعالجات السابقة، فمثلاً Phenom لنواته الواحدة يمكنها تشغيل مسارين منفصلين أحدهما فاصلة عائمة والأخرى أعداد صحيحة... ولكنها ستبدو للنظام على أنها نواة واحدة فقط...

في Bulldozer هناك نواتي أرقام صحيحة منفصلتين تماماً كل واحدة بمنظمها الخاص... وهناك نواتي فاصلة عائمة منفصلتين تماماً أيضاً ولكنهما تتشاركان في منظم واحد... نواتي الفاصلة العائمة كتصميم شبيهة بتصميم معالجات سابقة مثل Phenom II ولكن في Bulldozer تم نسخ بعض الأمور وتم تطوير المنظم الخاص بالنواتين بحيث يمكنه إعطاء مسار خاص لكل نواة FPU بدلاً من أن تكون محدودة بمسار واحد...

لتوضيح الأمور... كلا من نواة Phenom II و وحدة Bulldozer تمتلكان ذات التصميم الهيكلي لوحدة الفاصلة العائمة... منظم واحد موصول بوحدتي فاصلة عائمة...
في Phenom II يمكن لمسار Thread واحد فقط أن يشغل واحدة أو اثنتين من تلك الوحدات... إن كان يستفيد من واحدة فقط فإن الأخرى ستكون غير فاعلة حينها ولن يمكن الاستفادة منها
في Bulldozer يمكن لمسار Thread واحد أن يشغل واحدة أو اثنتين من تلك الوحدات، إن كان يستفيد من واحدة فقط فإنه سيمكن للمنظم أن يدخل مسار Thread آخر ليستفيد من الوحدة الثانية... إلا إذا كان المسار Thread يشترط الوحدتين معاً ( مثل تعليمة AVX ) فعندها سيقوم المنظم بالسماح لهذا المسار فقط...

[CR@N$H]

لتوضيح الأمور... كلا من نواة Phenom II و وحدة Bulldozer تمتلكان ذات التصميم الهيكلي لوحدة الفاصلة العائمة... منظم واحد موصول بوحدتي فاصلة عائمة...

هل يمتلك معالجات الPhenom II نفس بنية الFPU الخاصة بال Bulldozer ام تقصد الهيكلية الخاصة بالوحدة فقط "ال interface"

[الخلف]

مجرد تنويه أو ملاحظة عند الحديث عن وحدات الـ SIMD

نعم وحدات الـ SIMD قادرة على حساب الحسابات الصحيحة والعائمة أيضاً أيها شئنا... ولكن وحدة الحسابات الصحيحة الخاصة بالمعالج أشد تعقيداً بكثير جداً جداً مقارنة بمقدرات الحسابات الصحيحة للمعالج الرسومي...

وهذه النقطة هي أهم نقطة تعاني منها AMD في مشروع Fusion وهي معادلة طبيعة الحسابات التي يمكن لوحدات الـ SIMD أن تجريها بطبيعة الحسابات التي يحتاجها المعالج العادي...

فمشروع Fusion يرمي لجعل وحدات SIMD أو ما تسميها بالـ APU قادرة بأن تكون مظللات رسومية وفي نفس الوقت وحدات حسابات فاصلة عائمة بمعنى أنه في الأجيال القادمة من Fusion سترى اندماجاً أكبر بين المعالج العام والمعالج الرسومي وليس مجرد نواة رسومية موجودة بالمعالج مع تشارك لبعض الموارد... كل ما سيبقى هو وحدات الأرقام الصحيحة ومجموعة ضخمة من معالجات صغيرة قادرة أن تحسب حسابات الفاصلة العائمة وحسابات أرقام صحيحة بدائية ( للمهام الرسومية ) وهي ستكون الـ APU الذي تقصده AMD... وشرح مسئولو AMD تلك المرحلة في مشروع Fusion بكوننا لن نستطيع التفريق بين النواة الرسومية في نواة المعالج بسبب مستوى الدمج...

لاحظوا هنا أن الحديث يقتصر على الفاصلة العائمة... فوحدات الحسابات الصحيحة في المعالج العادي عالم آخر قائم بحد ذاته وإن أرادت AMD أن تجعل وحدات الـ APU تعمل عمل وحدات الفاصلة العائمة والصحيحة معاً ولكلا من المعالج العادي والرسومي... فإن ورائها عمل كثييييير وجهد كبييييير ووقت طوييييييل !! لا أستطيع حتى تخيل ذلك !!

[الخلف]

هل يمتلك معالجات الPhenom II نفس بنية الFPU الخاصة بال Bulldozer ام تقصد الهيكلية الخاصة بالوحدة فقط "ال interface"

أقصد الشكل العام للوحدة، فهناك منظم واحد متصل بوحدتين كل واحدة منهما بعرض 128بت، هذا المشهد يتكرر أيضاً في Bulldozer... ولكن كما ذكرت المنظم تم تطويره بشكل أكثر ليصبح أكثر مرونة من سابقه

[CR@N$H]

أستاذي الخلف
ألا يمكن أن تعتمد AMD مبدأ ال تقسيم العمليات إلى مراحل "كما في الInteger Pipeline" أم أن هذه المبدأ صعب تطبيقه مع حسابات الFP
على سبيل المثال القيام بعمليات الAVX "التي تتعامل مع اعداد بطول 256بت" على العديد من الSIMD البسيطة وعزل التعليمات الInteger لبقية النواة

[Hameedo]

ولكن لا أتوقع أن الدقة ستقل بشكل كبير و خصوصا أننا نتحدث عن اعداد بطول 128بت و يكفينا ان يكون طول الأعداد الصحيحة فيه بطول 64بت "وهي أكثر من ذلك حسب معلوماتي"

لاحظ أن هذا العرض ليس متصلا ، بمعني أنه مطوع بحيث يستقبل أربعة عمليات للأرقام العائمة باحكام أحادي Single Precision ، أو ثمانية في حالة عرض 256 بت ، وكل عملية منهم تعمل بعرض 32 بت ، مما يعني أننا لن نستطيع الهروب من انخفاض العرض الي 24 بت في حالة الأرقام الصحيحة .

ألن يكون الأمر مفيد و كل ما سيتطلبه الأمر حسب رأيي المتواضع و البسيط إضافة بضع من التعليمات التي ستهمل بقية الناتج "وهذا سهل جدا"

هل تدري ما هو الأسهل ؟ أن تستخدم وحدة الأرقام الصحيحة كوحدة للأرقام العائمة ، فوحدة أرقام صحيحة بعرض 32 بت ، تستوعب 32 بت أيضا من الأرقام العائمة ، مع احتياجها فقط لبعض الدوائر المنطقية الاضافية ، وهو ما يحدث في معالج Sandy-Bridge بالفعل ، فالمعالج لا يستطيع حساب عمليات عائمة سوي بعرض 128 بت ، ويحصل علي الـ128 بت الأخري عن طريق وحدات SIMD الخاصة بالأرقام الصحيحة !

هذا يعني أننا نستطيع تشغيل مسارين بشكل كامل على الموديول الواحد ولكن بأداء أقل كما قالت AMD مما ينفي فكرة أن الموديول لا يقارن بالنواتين

طريقة AMD تزيد من تعقيد التوزيع بشكل شديد علي وحدة التحكم (مقارنة بالأجيال السابقة)، فالوسيلة المثالية للتعامل مع مسارين كاملين في أطقم X86 هي وجود وحدتي تحكم Control Units ، بكل قدراتهم العتادية الكاملة في معالجة البيانات ، من حيث الاستخراج Fetch ، ثم الترجمة Decode ، ثم التوزيع Dispatch ، وأي حيود عن هذه الطريقة يقلل من كفاءة المعالجة .

الآن لا أستطيع الحديث بحرية عن معمارية Bulldozer في ضوء المعلومات المحدودة المتوافرة ، لكن اذا أتت وحدات Bulldozer بوحدتين للتحكم ، اذن فستكون في نفس مستوي نواتين من Intel ، أما اذا لم تأت سوي بوحدة واحدة ، وبدلا من ذلك ضاعفت من عتاد التوزيع ، فان كفاءة معالجة المسارات ستقل ، ولن تصبح في مستوي نواتين من Intel .

شخصيا ، اعتقدت في البداية أن AMD ستستعمل وحدة تحكم واحدة ، ثم ظهرت المزيد من المعلومات وتبين أنها قد تستعمل وحدتين ولكن مع وحدة أرقام عائمة واحدة ، ثم ظهرت معلومات أخري تبين وجود وحدة تحكم واحدة فقط ولكن مع وحدة أرقام عائمة قابلة للقسمة ، لهذا لن أستيطع الفصل في هذا الأمر حتي تتوحد المعلومات المتوافرة .

هناك أيضا الحاجة لاستخدام سعة كبيرة من الذاكرة المخبأة ذات المستوي الأول L1 Cache ، حتي توفي طلبات وحدتي الأرقام الصحيحة ، واذا لم تستعمل AMD حجما كافيا ، فقد تتسبب في تقليل انتاجية تلك الوحدات .

... ولكن وحدة الحسابات الصحيحة الخاصة بالمعالج أشد تعقيداً بكثير جداً جداً مقارنة بمقدرات الحسابات الصحيحة للمعالج الرسومي...

بالفعل ، كل وحدة للأرقام الصحيحة في المعالجات المركزية تحوي وحدات أصغر ، كل وحدة صغيرة تختص بتنفيذ عملية معينة ، وعلي سبيل المثال لا الحصر ، وحدة لعملية الضرب ، وأخري للقسمة ، وأخري لعمليات حساب العناوين .

[CR@N$H]

هناك أيضا الحاجة لاستخدام سعة كبيرة من الذاكرة المخبأة ذات المستوي الأول L1 Cache ، حتي توفي طلبات وحدتي الأرقام الصحيحة ، واذا لم تستعمل AMD حجما كافيا ، فقد تتسبب في تقليل انتاجية تلك الوحدات .

على حسب ما أذكر أن Anand أنه استغرب من تخفيض حجم الL1 و قد برر مهندسوا AMD أن التأخيرات البسيطة في L2 ستغطي هذا الضعف
================================================== =============
حاليا أنا أفكر بعمل موضوع مماثل كل اسبوع على الأقل فالنقاش الحاصل حاليا ممتع لدرجة جعلتني أنسى أن لدي يوم الاثنين القادم اختبار

[Hameedo]

نفس الأمر ينطبق على المعالجات السابقة، فمثلاً Phenom لنواته الواحدة يمكنها تشغيل مسارين منفصلين أحدهما فاصلة عائمة والأخرى أعداد صحيحة... ولكنها ستبدو للنظام على أنها نواة واحدة فقط...

معذرة لم انتبه للأمر أخي الخلف ، لكن النواة الواحدة في Phenom II لن تستطيع تشغيل الأرقام الصحيحة والعائمة علي مسارين منفصلين ، الطريقة الوحيدة لتشغيلهما معا هي أن تُحمّل بياناتهما علي مسار واحد فقط .

العكس نجده في معالج Core i7 مثلا ، فهذا يستطيع تشغيل الواحدات بشكل منفصل علي مسارين ، بفضل تقنية المسارات الفائقة Hyper-Threading ، والتي توفر له وحدتي تحكم ، بواقع مسارين .

على حسب ما أذكر أن Anand أنه استغرب من تخفيض حجم الL1 و قد برر مهندسوا AMD أن التأخيرات البسيطة في L2 ستغطي هذا الضعف

هم أدري بمعماريتهم بالتأكيد ، لكن اذا انتقل الاعتماد الي المستوي الثاني L2 ، فيجب أن يكون حجمها كافيا أيضا .

حاليا أنا أفكر بعمل موضوع مماثل كل اسبوع على الأقل فالنقاش الحاصل حاليا ممتع لدرجة جعلتني أنسى أن لدي يوم الاثنين القادم اختبار

أوافقك علي هذا ..